Új hozzászólás Aktív témák

• #56853 Petykemano veterán #32839680 #56852

  Új Válasz 2021-11-24 12:13:58 #56853

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Petykemano

  veterán

  válasz #32839680 #56852 üzenetére

  Egész pontosan milyen késleltetésre gondolsz?

  Az valóban megfigyelhető volt, hogy a 4 magos CCX-ek esetén a 8 magos lapkán belül a különböző magok közötti adatcserét lassította, mivel nem kötötte össze őket L3$. (valójában szerintem semmi sem kötötte össze őket)

  Itt van egy aida teszt az 5700G-ről: [link]
  Biztos megvan rá a magyarázat, de nem magasabb a chipletes verzió memóriaelérésének késleltetése, mint a monolitikusé.
  De lehet, hogy rossz tesztet nézek.

  Mindenesetre az biztos, hogy cache célra az, ahogy megoldották a zen1-2-3 chipleteket nem alkalmas.
  De én nem is ilyesmire gondoltam. a zenes chipletek nagyon messze vannak egymástól és az IF jelenlegi összekötettés túlságosan kis sávszélességet biztosít (persze egy CPU-nak nagy L3$-sel elég) és sokat is fogyaszt.

  De nézd meg ezt:
  
  A "Die to Die Cosslink"-re gondolok

  itt pedig egy ilyen patent van:
  [link]

  "Active bridge"

  Úgy képzelem, hogy lapkákat fognak majd úgy összekötni, mint a CDNA2 esetében valahogy úgy, mint az ott látható "Die to Die Cosslink", azzal a különbséggel, hogy a lapkákat nem közvetlenül egymáshoz kötik, hanem közbeékelődik (esetleg a két egymás mellé helyezett lapka illesztése fölé kerül hídként) egy cache lapka.

  Az elég valószínű, hogy az RDNA3 esetén ezt így fogják csinálni.

  Amit én mondok az az, hogy ezt az eljárást nagy (tehát kifejezetten nem a budget célra szánt pici) APU-k esetén esélyesebbnek látom, mint azt, hogy egy 300mm2-es monolitikus lapkára 3D tokozzanak.

  Találgatunk, aztán majd úgyis kiderül..

Új hozzászólás Aktív témák