Új hozzászólás Aktív témák

• #181 shabbarulez őstag wmarci #180

  Új Válasz 2008-07-08 18:13:52 #181

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  shabbarulez

  őstag

  válasz wmarci #180 üzenetére

  L4 cache az szerintem már a tokozáson belülre hozott DRAM memória lesz, az pedig még odébb lesz. Az Intel Tera-scales doksijaiban úgy 2010-11 felé várja ennek a technológiának a megjelenését. Szerintem Sandy Bridge előtt nem valószínű hogy megjelenik, de lehet csak annak 22 nm-es utódjában, de az szinte biztos hogy először csak a drágább Xeon sorozatnál fogunk ilyennel találkozni.

  A fejlesztések azért jól haladnak, a februári ISSCC-n már bemutattak egy elég ígéretes RAM változatot. [link]

  Az Intel 3 lépésben képzeli egy a tokozásba hozott memória kialakítását. Először simán a két chipet egymás mellé rakná, a végső fázisban pedig a 3D stacking révén a két chip egymás fölé kerülne sendvics elrendezésben. Így kerülnének egymáshoz a legközelebb, így lehetne kiépíteni a rövid távolságon a legtöbb összeköttetést, ami tovább növelné az adatátviteli sebességet. Az utolsó fizásra anno 2 éve a 80 magos fejlesztői chipük demonstrálásakor már volt példa, ott demonstrálták először a 3D stackinget.

  Itt egy elég jó összefoglaló ábra a jővőbeli várható 3 lépcsőfokról: [link]

  Itt pedig a cikk amiben szerepel, amiben további részleteket is el lehet olvasni: [link]

Új hozzászólás Aktív témák